AD9430采用CMOS模式的引脚分布

引脚中文：

    s5：满量程调节脚，接高电平时，输入差分信号峰-峰值为0.768Vp-p；接低电平时，输入差分信号峰一峰值为1.536VP-P。

    s4：在CMOS模式下使用，接高时为交替数据输出方式，接低时为并行数据输出；该脚在LVDS模式时接地。
    S2：输出模式选择，接低时为双端日CMOS输出模式；接高时为LVDS输出模式。
    s1：输出数据格式选择，接低时为偏移二进制码；接高时为二进制补码。
    SENSE：参考电压模式选择脚，使用外部参考电压时，将其接高；悬空时则使用内部电压参考。
    VREF：参考电压输入脚，由SENSE脚决定，可在内部提供一稳定的低噪声1．23V参考电压；当使用外部参考电压时，应使用一个0．1t*F的接地电容与外部参考电压相连，该电容的容量偏差应在4-5％之内。注意，满量程调节范围与参考电压存在一定的线性比例关系。
    VIN+、VIN-：差分模拟信号输入。
    DS+、DS-：在CMOS模式下，该引脚可用于差分数据同步(输入)。当DS+接高电平，DS-接低电平时，A／D转换器的数据输出和时钟都保持不变。当Ds+在时钟的tSDS与tHDS之间出现下降沿时，同步正式开始，而在LVDS模式下，应将DS+接地，并将Ds-接3．3V。
    CLK+、CLK-：时钟输入脚。当时钟频率小于标称值30MHz时，片内自带的时钟占空比稳定器将不起作用；当输入的时钟频率动态变化时，需要等待1．5～5μs，才可得到有效数据(这是不可变的)。其时钟可为差分输入，也可为单端输入，为了得到更好的动态特性，最好采用差分输入方式。
    LVDSBIAS：LVDS电流输出。在LVDS模式下，该端应加一个3．7kΩ的接地电阻。
    DA0～DA11：CMOS模式下的A端数据输出。
    DB0～DB11：CMOS模式下的B端数据输出。
    OR-A、OR-B：分别为A、B端口超限标志。
    D0-、D0+、…D11-、D11+：LVDS模式下的数据输出端。
    DCO+、DCO-：数据输出时钟。在CMOS模式下，时钟输出信号二分频后，由DCO+和DCO--两端口输出，该时钟输出信号可以方便地锁存，而且锁存的输入时钟失真很低，但片内时钟缓冲器不能驱动大于5pF的电容；在LVDS模式下，其输出时钟为一个与输入时钟同频率的差分信号，应用时应在接收端接一个100Ω的差分终端电阻。

OR-、OR+：LVDS模式下的超限标志。
AGND：模拟地。
AVDD：模拟电源。
DRVDD：3.3V数据电源，范围为3.0～3.6V。
DRGND：数据地。
DNC：空脚。

主要特点
采用3.3V单电源供电。
模拟输入频率为65MHz、采样率为210MSPS时，信噪比高达65dB。
采样率为210MSPS时，功耗仅1．3W。
可提供数据同步输入和数据时钟输出。
自带时钟占空比稳定器。
具有极好的线性特性，DNL=±0.3LSB，INL=±0.5LSB2。

应用电路图：