引脚中文

    SCLK：串行时钟，逻辑输入。
    MCLK IN：主时钟信号输入端，可由晶振提供，也可由与
CMOS兼容的时钟驱动，此时MCLK OUT引脚悬空。无论采用哪一种时钟，其频率必须是lMHz或2.4576MHz。
    MCLK OUT：当器件的主时钟信号由晶振提供时，此脚与MCLK IN和晶振两引脚相连。如果MCLK IN为外部时钟引脚，MCLK OUT弓l脚能提供一个反向的时钟信号，供外电路使用。
    CS：片选信号，逻辑低有效。
    RESET：逻辑输入，低电平有效。有效时，可将片内的控制逻辑、接口逻辑、校准系数、数字滤波器以及模拟调制器复位到上电状态。
    AVDD：模拟正电源，AD7715-3为3V，AD7715-5为5V。
    AIN+、AIN-：模拟输入，分别为片内可编程增益放大器差动模拟输入的正、负端。
    REF IN(+)：参考输入，AD7715参考差动输入的正端，可接在AVDD与AGND之间，该端电位必须大于REF IN(-)。
    REF IN(-)：参考输入，AD7715参考差动输入的负端，可接在AVDD和AGND之间，该端电位必须小于REF IN(+)。
    AGND：模拟地。正确操作时，其他引脚的电压相对AGND应不低于-30mV。
    DRDY：逻辑输出，为低电平时表明来自AD7715数据寄存器新的输出字是有效的；当完成全部16位的读操作时，此脚变成高电平。在输出更新期间，如果没有数据被读出，此脚将持续500倍Tclk in时钟周期，然后返回高电平。当DRDY为高时，能进行读操作，即当数据正在更新时，应当避免从数据寄存器中读数。数据更新结束后，DRDY将再次返回低电平。
    DOUT：从片内输出移位寄存器中读出串行数据的串行输出端。此输出移位寄存器可含有来自设定寄存器、通讯寄存器或数据寄存器的信息，具体是哪一个寄存器，取决于通讯寄存器中的寄存器设定位。
    D IN：写到片内输入移位寄存器串行数据的串行输入端，此数据是移到设定寄存器还是通讯寄存器，取决于通讯寄存器中的寄存器设定位。
    D VDD：数字电源，正常情况下为+3V或+5V。
    DGND：数字地

工作原理：
  AD7715内部包括缓冲器、程控放大器、A／D转换器、寄存器组以及时钟发生器。AD7715片内有4个寄存器：通讯寄存器、设定寄存器、测试寄存器和数据寄存器。测试寄存器在测试器件时使用，建议用户不要使用。数据寄存器是一个16位寄存器，此寄存器中的数据被串行读出时，最高位首先被移出。通讯寄存器的格式如下：

O/DRDY|ZERO | RS1 | RSO|R/W | STBY |  G1  |  GO

    O／DRDY：写操作时此位必须为0，如果写为1，则片内寄存器的后续位不能被记录。当读操作时，
此位的状态与DRDY脚具有相同的电平。
    ZERO：应为0，否则器件操作不正确。
    RS1和RS0：用于寄存器选择
    R／W：1为读操作，0为写操作。
    STBY：1为节电方式。0为正常方式。
    G1和G0：用于设定增益值。

    AD7715用于单端采样时的采出码为0000H～FFFFH之间的十六进制数。采用双端采样时，采出的码是偏移的十六进制码，即输入信号为负时，采出的码在0000H～FFFFH之间，且为0000H为负的最大码；输入信号为正时，采出码在8000H～FFFFH之间，也就是说双端采样采出码的正负分界线是8000H。

主要特点:
采用单-5V(AD7715-5)或3V(AD7715-3)电源供电。
具有0.0015％的非线性。
具有三线串行接口，可以方便地同具有SPI(串行外围接口)接口的单片机和微处理器配合使用，也可以方便地与68系列单片机相连。
片内带有可编程增益放大器。
可差动输入。
输出更新速度。

应用电路：